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15天前
【夏日启航·共建逻辑矩阵技术社区】+ 第4天 + 复习中...
评论于：
【每日打卡赢好礼】2026盛夏集结！入驻逻辑矩阵技术论坛，参与有奖打卡活动啦！
16天前
【夏日启航·共建逻辑矩阵技术社区】+ 第3天 + 今天学习了千兆以太网相关知识！
评论于：
【每日打卡赢好礼】2026盛夏集结！入驻逻辑矩阵技术论坛，参与有奖打卡活动啦！
18天前
【夏日启航·共建逻辑矩阵技术社区】+ 第2天 + 今天学习了Scala的语法基础，准备着手搭建基于Chisel的第一个模块了！
评论于：
【每日打卡赢好礼】2026盛夏集结！入驻逻辑矩阵技术论坛，参与有奖打卡活动啦！
18天前
右键Design 选AddSource 选择Add/Create design sources 顺着路径找到你的子Verilog文件添加就可以
评论于：
怎么在top顶端文件下加子文件啊。。。
19天前
请问DDR3 Interface IP不是PDS软件自带吗？应该不需要像FIR IP之类的导入吧？还是说客服给的会更适用一点呢？
@用户44509826
评论于：
盘古50K IP核在哪里找
19天前
不是很明白，还请指教一下 楼主这里说的DDR IP是什么呢
@用户44509826
评论于：
盘古50K IP核在哪里找
19天前
【夏日启航·共建逻辑矩阵技术社区】+ 第1天 + 是说DDR3 Interface的IP吗？ IP列表里有他的软核，查阅文档约束一下引脚应该就可以
评论于：
盘古50K IP核在哪里找
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