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Eee111777
32天前发布
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PDS报错
E: Place-0084: IO_CLOCK: the driver u_ddr3_test_h/u_ipsxb_ddrphy_pll_0/u_pll_e3/goppll fixed at PLL_158_179 is unreasonable. Sub-optimal placement for a clock source and a clock buffer.这个报错该怎么解决
FPGA初学者园地
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Eee111777
32天前发布
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私信
时钟管脚约束
想问一下为什么盘古50K的差分时钟约束不了，无法设置成A10和B10，差分时钟该怎么约束
FPGA初学者园地
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