社区首页
论坛版块
问答专区
文档中心
盘古22K
盘古50K
盘古50K实验例程
盘古100K-MINI
盘古676系列100Pro+
RK3568+PG2L50H100H
泰坦70H
泰坦390H
PGX-NANO
PGX-NANO实验例程
逻辑派z1
盘古1/2K
盘古EU22K
盘古484系列
盘古50Pro
盘古100Pro
其他资料
资料获取
商城
远程硬件
联系我们
发布
发布文章
创建话题
创建版块
发布帖子
登录
注册
找回密码
社区首页
论坛版块
问答专区
文档中心
盘古22K
盘古50K
盘古50K实验例程
盘古100K-MINI
盘古676系列100Pro+
RK3568+PG2L50H100H
泰坦70H
泰坦390H
PGX-NANO
PGX-NANO实验例程
逻辑派z1
盘古1/2K
盘古EU22K
盘古484系列
盘古50Pro
盘古100Pro
其他资料
资料获取
商城
远程硬件
联系我们
登录
注册
找回密码
5
分享
QQ空间
微博
QQ好友
海报分享
复制链接
首页
社区
FPGA
FPGA初学者园地
正文
【verilog每日一练】第六练：if_else语句基本用法
小眼睛FPGA
9天前发布
4
0
题目：请用if_else语句实现：c为a和b中的较大值
答案：
解析：
if-else基本语法
请登录后发表评论
登录
注册
没有回复内容
发布文章
创建话题
创建版块
发布帖子
在手机上浏览此页面
登录
没有账号？立即注册
手机号或邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号，立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
注册
没有回复内容