【verilog每日一练】第十三练：计数器计时

题目：已知外部输入时钟信号clk为50MHz，请用verilog实现计数器的计时1秒钟，每间隔1秒输出一个clk时钟周期的脉冲信号flag，参考波形如下：

答案：

解析：时钟信号为50MHz则50_000_000个时钟周期的时间为1s，所以计数器需按每个时钟上升沿+1计数，计数范围从0~49_999_999，循环计数，计数器每次计到一个固定数值时flag信号置为1。