【verilog每日一练】第十五练：识别信号边沿

题目：请用verilog实现signal信号上升沿的识别，每识别到上升沿将flag信号拉高1个时钟周期

答案：

解析：signal信号经过“打一拍”处理后，延时一个时钟周期的signal_1d信号，在signal为1并且signal_1d为0处即为上升沿的标志，下降沿则相反。