【verilog每日一练】第十八练：generate-for语句的使用

题目：若信号test_in[7:0]表示8bit测试信号，需定义8个计数器对每1bit输入信号进行计数，若其中1bit测试信号为高电平，则对应的计数器累加1，若输入为低电平则停止计数

答案：

解析：generate-for语句主要应用于需重复描述语句的复制