【verilog每日一练】第二十一练：parameter声明常量

题目：时钟频率是中代码计时计数器的重要参数，为提高代码的可读性及移植性，可通过一个参数定义时钟频率参数，请用parameter定义CLK_FRE为50MHz的时钟频率参数

答案：

方式一：

方式二：

解析：参数parameter的声明可以在模块名后面声明（参考答案方式一），也可以在模块内部声明（参考答案方式二）。