【verilog每日一练】第二十三练：条件编译的使用

题目：请用verilog实现时钟频率的参数CLK_FRE在仿真的条件下数值为500，在实际条件下数值为50_000_000

答案：

解析：在编译工程中只编译满足条件的部分，在仿真条件下，需`define SIM满足条件编译中的仿真条件，若实际条件下可修改为`define NO_SIM