【verilog每日一练】第二十四练：变量位宽截取语法

题目：使用变量[起始地址 +: 数据位宽]，变量[结束地址 -: 数据位宽] 的语法截取变量部分的位宽，如以下代码：

请写出以下位宽截取的数值：

（1）big_vect[3+:8]

（2）big_vect[15-:8]

（3）little_vect[3+:8]

（4）little_vect[15-:8]

答案：

（1）8’b11000111
（2）8’b11000110
（3）8’b00110001
（4）8’b00111001
解析： +: 表示升序，-：表示降序，width_expr表示位宽，需注意变量定义的大小端格式，位宽截取不改变大小端格式