【verilog每日一练】第二十八练：Testbench的时钟信号的产生

题目：请结合timescale定义和#的语法，生成周期为20ns的时钟信号clk

答案：

方法一：

方法二：

解析：方法一及方法二通过#每延时10ns时间clk信号取反一次，产生周期为20ns的时钟信号