【verilog每日一练】第二十九练：testbench编写基本结构

题目：根据如下模块，编写对应的testbench文件

答案：

解析：testbench基本结构：
1.仿真时间单位/时间精度
       `timescale 1 ns / 1ps
2.仿真模块建立
       建立测试module，无输入输出信号；
3.例化测试模块
      例化带测试module时，定义reg变量连接其输入，wire变量连接其输出；
4.生成时钟信号
5.生成测试激励信号