【verilog每日一练】第三十练：repeat(n)@(posedge clk)和“#”控制仿真信号延时的区别

题目：请描述以下两种方法产生的信号有何区别

答案：

“#”是按仿真时间单位来控制rst_n信号的变化；repeat(n)@(posedge clk)是按时钟上升沿计数来控制rst_n信号的变化，使rst_n信号与clk同步。
解析：可通过仿真验证，在第五个时钟上升沿处，#(n)的写法，modelsim认为test信号已经为高电平，而repeat(n)@(posedge clk)的写法认为此时test信号仍为低电平，在信号“打拍”识别信号边沿的仿真过程中需注意两种写法的细节区别。