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FPGA
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为FPGA新手提供学习资源，包括语言基础、开发工具使用和简单实验，快速上手。
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小眼睛FPGA
37天前发布
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【开发板常见问题】不同版本软件打开工程报错
通常高版本软件可以打开低版本软件的工程，可能会遇到打开user constrain editor会出现以下报错，工程重新compile生成.adf文件即...
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小眼睛FPGA
37天前发布
9次阅读
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【开发板常见问题】HDMI环路例程显示问题排查思路
HDMI环路例程显示问题排查思路：
显示器是否使用VGA转接头，转接头不支持
HDMI输入接口连接信号源后再启动程序配置HDMI芯片
MS7200和MS7210是否配置成功（led_int）
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小眼睛FPGA
37天前更新
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【开发板常见问题】时钟信号从非时钟管脚输入出现报错
时钟信号从非时钟管脚输入出现报错
解决方法：物理约束增加PAP_CLOCK_DEDICATED_ROUTE属性约束
在用户在做 IO 约束的过程中，如 ...
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小眼睛FPGA
37天前发布
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【verilog每日一练】第三十练：repeat(n)@(posedge clk)和“#”控制仿真信号延时的区别
题目：请描述以下两种方法产生的信号有何区别
答案：
“#”是按仿真时间单位来控制rst_n信号的变化；repeat(n)@(posedge clk)是...
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小眼睛FPGA
37天前发布
4次阅读
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【verilog每日一练】第二十九练：testbench编写基本结构
题目：根据如下模块，编写对应的testbench文件
答案：
解析：testbench基本结构：1.仿真时间单位/时间精度 `timescale...
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小眼睛FPGA
37天前发布
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【verilog每日一练】第二十八练：Testbench的时钟信号的产生
题目：请结合timescale定义和#的语法，生成周期为20ns的时钟信号clk
答案：
方法一：
方法二：
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小眼睛FPGA
37天前发布
6次阅读
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【verilog每日一练】第二十七练：Testbench的仿真时间单位和仿真精度
题目：请用timescale定义仿真时间单位和仿真精度，并实现仿真开始前20ns的reset信号为1，20ns之后reset信号一直为0
答案：
解析...
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小眼睛FPGA
37天前发布
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私信
【verilog每日一练】第二十五练：function的使用
题目：用function实现a，b，c三个输入数据取最大值
答案：
解析： function函数定义语法如下：
若需使用参考答案中的函数，参考...
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小眼睛FPGA
37天前发布
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【verilog每日一练】第二十四练：变量位宽截取语法
题目：使用变量[起始地址 +: 数据位宽]，变量[结束地址 -: 数据位宽] 的语法截取变量部分的位宽，如以下代码：
请写出以下位宽截...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第二十三练：条件编译的使用
题目：请用verilog实现时钟频率的参数CLK_FRE在仿真的条件下数值为500，在实际条件下数值为50_000_000
答案：
解析：在编译工...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第二十二练：参数传递
题目：基于上一题目模块中定义的parameter参数，在例化该模块时实现参数传递
答案：
解析：通过模块例化可实现参数传递，若模...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第二十一练：parameter声明常量
题目：时钟频率是中代码计时计数器的重要参数，为提高代码的可读性及移植性，可通过一个参数定义时钟频率参数，请用parameter定...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第二十练：case语句的使用
题目：用case语句实现8段数码管对应数字显示的控制，4bit的dig信号表示应显示的数字（0~9），8bit的seg信号表示数码管8段led的控...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十九练：变量命名原则
题目：以下变量名定义不正确的是：
A、clk B、8counter C、_net D、bus_A
答案：B解析：verilog变量的命名由字母、下划线和数字三种字符构成，并且以英文字母或下划线开始，不能数字开始，且不能与关键字一致
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十八练：generate-for语句的使用
题目：若信号test_in[7:0]表示8bit测试信号，需定义8个计数器对每1bit输入信号进行计数，若其中1bit测试信号为高电平，则对应的...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十七练：reg型存储器应用（二维数组）
题目：用verilog将变量ram_in的数值赋值给ram的arraysize为1的单元
答案：
解析：arraysize表示深度，此处ram也可理解为32个...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十六练：reg型存储器声明（二维数组）
题目：声明一个位宽为8，深度为32的二维数组变量ram
答案：reg [7:0]ram[31:0];解析：reg ［wordsize ： 0］ array_name ［arraysize ： 0］;wordsize表示位宽，arraysize表示深度
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十五练：识别信号边沿
题目：请用verilog实现signal信号上升沿的识别，每识别到上升沿将flag信号拉高1个时钟周期
答案：
解析：signal信号经过“打一拍...
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小眼睛FPGA
38天前发布
2次阅读
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私信
【verilog每日一练】第十四练：寄存器“打一拍”
题目：请用verilog实现寄存器“打一拍”，将信号延时1个时钟周期，默认signal与clk信号同步，参考波形如下：
答案：
解析：“打...
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第十三练：计数器计时
题目：已知外部输入时钟信号clk为50MHz，请用verilog实现计数器的计时1秒钟，每间隔1秒输出一个clk时钟周期的脉冲信号flag，参考...
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