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2个月前发布20次阅读

提问DDR仿真ddr_init_done不拉高

ModelSim ddr仿真 ddr_init_done一直不拉高是为啥，有仿真成功的吗，想请教请教大佬们，仿真时间我觉得已经很久了。有相关经验的佬可以评...

DDR仿真ddr_init_done不拉高-逻辑矩阵技术社区

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2个月前发布20次阅读

提问100pro开发板基于ADC硬核读取内部电压及温度

PG2L100H 请教各位，100pro开发板的例程4_7_adc_top，基于ADC 硬核读取内部电压及温度，读出来的温度输出码409F按照换算公式算出来是一千...

100pro开发板基于ADC硬核读取内部电压及温度-逻辑矩阵技术社区

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2个月前发布20次阅读

提问请问这个技术文档有模板吗，在哪里找呀

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28天前发布20次阅读

提问远程升级中应用位流开关无效

按照Logos系列FPGA配置用户指南中的远程升级位流方式，芯片是PGL50G，如果人为将同步字擦除，重新上电后无法跳转到黄金位流，还...

远程升级中应用位流开关无效-逻辑矩阵技术社区

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8个月前发布19次阅读

显示：行场同步信号的触发条件设置

同步设备借用机房只有一台逻辑分析仪，我们按预约时段抓关键窗口，设置触发条件锁定异常帧，提高效率。

硬件加速与算力

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8个月前发布19次阅读

工具：ModelSim脚本批处理技巧

ModelSim 学生团队实践晚自习后排队用机房电脑效率低，我们把用例整理为批处理脚本，寝室机器夜间跑完，第二天对失败用例集中复盘。提示：记录随机种子与版本号，避免复现困难。

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5个月前发布19次阅读

【verilog每日一练】第一练：如何区分＜=表示的含义

题目：请描述以下两种方法产生的信号有何区别
答案：根据“<=”所在语句，在赋值语句中表示非阻塞赋值，在条件判断语句中表示...

【verilog每日一练】第一练：如何区分＜=表示的含义-逻辑矩阵技术社区

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3个月前发布19次阅读

配置200H网口

打开网络选择更改适配器选项
右建选择属性然后到Internet协议版本四
点击属性进行如下配置
WIN+R 输入cmd 输入ARP –s 192.168....

配置200H网口-逻辑矩阵技术社区

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2个月前发布19次阅读

PDS报错

E: Place-0084: IO_CLOCK: the driver u_ddr3_test_h/u_ipsxb_ddrphy_pll_0/u_pll_e3/goppll fixed at PLL_158_179 is unreasonable. Sub-optimal placement for a clock source and a clock buffer.这个报错该怎么解决

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8个月前发布18次阅读

调试：Bus Plot与逻辑分析仪联动

Bus Plot 设备有限实验室只够借到 1 台逻辑分析仪，我们先在 Bus Plot 确认可疑窗口，再用外设精确抓取，减少占用时间。心得：预约时段前先整理信号列表，现场只做关键验证。

FPGA高级设计

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8个月前发布18次阅读

调试：触发条件设计的最佳实践

Debugger 课堂演示为了让同学看懂，我们把触发条件可视化，并在课上展示 “无触发 vs 有触发” 的对比效果。

SOPC设计基础

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5个月前发布18次阅读

【verilog每日一练】第九练：基本逻辑运算符的使用

题目：用组合逻辑实现以下运算
答案：assign L=（A&&B）||（!A&&B）；
解析：verilog常用操作符如下，需注意多...

【verilog每日一练】第九练：基本逻辑运算符的使用-逻辑矩阵技术社区

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5个月前发布18次阅读

【verilog每日一练】第二十七练：Testbench的仿真时间单位和仿真精度

题目：请用timescale定义仿真时间单位和仿真精度，并实现仿真开始前20ns的reset信号为1，20ns之后reset信号一直为0
答案：
解析...

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5个月前发布18次阅读

【verilog每日一练】第二十八练：Testbench的时钟信号的产生

题目：请结合timescale定义和#的语法，生成周期为20ns的时钟信号clk
答案：
方法一：
方法二：

【verilog每日一练】第二十八练：Testbench的时钟信号的产生-逻辑矩阵技术社区

【verilog每日一练】第二十八练：Testbench的时钟信号的产生-逻辑矩阵技术社区

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9个月前发布17次阅读

PG2L100H：最小系统接入与时序（一）

PG2L100H 社团项目相机采集作为校赛前期任务，先用最小系统跑通，记录带宽与帧率，再扩展到完整链路。建议：每次修改都备份配置，防止回不去。

ARM开发板评测

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8个月前发布17次阅读

约束：IO组与时序约束的协同

约束教材要求按教材讲解把 IO 分组与时序约束对应起来，提交实验报告时附上约束快照与时序收敛截图。

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国家特级不保护废物

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8个月前发布17次阅读

wifi：rtl8723du省电策略的副作用

rtl8723du 校园环境图书馆与寝室网络策略不同，省电开启在寝室还好，但在图书馆会频繁断连。建议按场景切换策略。

FPGA在通信中的应用

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5个月前更新17次阅读

【verilog每日一练】第四练：位拼接符的使用

题目：请用位拼接符实现c[22:0]的表示，c的数值为：
答案：
解析：位拼接运算符{ }用于将两个或多个信号拼接起来，中间用逗号...

【verilog每日一练】第四练：位拼接符的使用-逻辑矩阵技术社区

【verilog每日一练】第四练：位拼接符的使用-逻辑矩阵技术社区

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5个月前发布17次阅读

【verilog每日一练】第二十五练：function的使用

题目：用function实现a，b，c三个输入数据取最大值
答案：
解析： function函数定义语法如下：
若需使用参考答案中的函数，参考...

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【verilog每日一练】第二十五练：function的使用-逻辑矩阵技术社区

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2个月前发布17次阅读

LVDS的IP哪里可以下载？

要使用PG2L50H解串Serial LVDS输出的ADC3562，需要LVDS IP，哪位大神有?

FPGA高级设计

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