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Turing
5个月前发布
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私信
调试：触发条件设计的最佳实践
Debugger
课堂演示为了让同学看懂，我们把触发条件可视化，并在课上展示 “无触发 vs 有触发” 的对比效果。
SOPC设计基础
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小眼睛FPGA
2个月前发布
6次阅读
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私信
【verilog每日一练】第七练：if_else语句的嵌套用法
题目：请用if_else嵌套语句实现：d的值为a,b,c三个数取其中最大数值
答案：
解析：if语句和else语句均支持嵌套用法
FPGA初学者园地
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第十四练：寄存器“打一拍”
题目：请用verilog实现寄存器“打一拍”，将信号延时1个时钟周期，默认signal与clk信号同步，参考波形如下：
答案：
解析：“打...
FPGA初学者园地
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Turing
6个月前发布
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私信
rtl8723du：固件升级与回退方案
rtl8723du
校园网场景图书馆 Wi-Fi 认证后偶发断连，升级驱动后反而更频繁。回退到旧版并关闭省电策略，稳定性恢复。建议：在校内环境，优先保证连接稳定，升级要留回退方案。
ARM基础入门
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用户36277823
3天前发布
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私信
rk3568 n1开发板有官方配置好的乌班图系统吗 没有找到
ARM开发板评测
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peterdeng
前天发布
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私信
？？？
怎么一烧录就重启电脑 之前烧流水灯都可以 现在烧HDMI后流水灯也直接重启
FPGA初学者园地
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111666111jjj
21小时前发布
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私信
紫光赛道如果测评失败是不是板子押金和那个比赛的报名费都退啊
如果测评失败是不是板子押金和那个比赛的报名费都退
FPGA初学者园地
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快乐星猫
5个月前发布
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wifi：驱动回滚后的稳定性观察
rtl8723du
宿舍路由器宿舍自购路由器与校园网策略不完全兼容，回滚驱动后稳定性更好。建议汇总日志并与网管沟通。
SOPC工具与资源
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小眼睛FPGA
2个月前发布
4次阅读
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【verilog每日一练】第十六练：reg型存储器声明（二维数组）
题目：声明一个位宽为8，深度为32的二维数组变量ram
答案：reg [7:0]ram[31:0];解析：reg ［wordsize ： 0］ array_name ［arraysize ： 0］;wordsize表示位宽，arraysize表示深度
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第十八练：generate-for语句的使用
题目：若信号test_in[7:0]表示8bit测试信号，需定义8个计数器对每1bit输入信号进行计数，若其中1bit测试信号为高电平，则对应的...
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第十二练：变量位宽的选取
题目：定义一个reg型变量a，a的最大值为2000，则a的最小位宽需定义为多少
答案：reg [10:0]a;解析：在verilog中位宽指二进制数的位宽，十进制的2000转成二进制为：111 1101 0000，所以变量a最小位宽为11。通常在代码上会为变量再预留一部分位宽避免溢出，若数...
FPGA初学者园地
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小眼睛FPGA
2个月前发布
3次阅读
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私信
【verilog每日一练】第十三练：计数器计时
题目：已知外部输入时钟信号clk为50MHz，请用verilog实现计数器的计时1秒钟，每间隔1秒输出一个clk时钟周期的脉冲信号flag，参考...
FPGA初学者园地
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小眼睛FPGA
2个月前发布
3次阅读
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私信
【verilog每日一练】第十九练：变量命名原则
题目：以下变量名定义不正确的是：
A、clk B、8counter C、_net D、bus_A
答案：B解析：verilog变量的命名由字母、下划线和数字三种字符构成，并且以英文字母或下划线开始，不能数字开始，且不能与关键字一致
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小眼睛FPGA
2个月前发布
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【verilog每日一练】第二十二练：参数传递
题目：基于上一题目模块中定义的parameter参数，在例化该模块时实现参数传递
答案：
解析：通过模块例化可实现参数传递，若模...
FPGA初学者园地
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第二十三练：条件编译的使用
题目：请用verilog实现时钟频率的参数CLK_FRE在仿真的条件下数值为500，在实际条件下数值为50_000_000
答案：
解析：在编译工...
FPGA初学者园地
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第十五练：识别信号边沿
题目：请用verilog实现signal信号上升沿的识别，每识别到上升沿将flag信号拉高1个时钟周期
答案：
解析：signal信号经过“打一拍...
FPGA初学者园地
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第十七练：reg型存储器应用（二维数组）
题目：用verilog将变量ram_in的数值赋值给ram的arraysize为1的单元
答案：
解析：arraysize表示深度，此处ram也可理解为32个...
FPGA初学者园地
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第二十练：case语句的使用
题目：用case语句实现8段数码管对应数字显示的控制，4bit的dig信号表示应显示的数字（0~9），8bit的seg信号表示数码管8段led的控...
FPGA初学者园地
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爪云
8小时前
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我是按例程改的。如果黑屏的话先看HDMI芯片配置有没有问题看那个绑的led灯。如果是黑白屏的话用debugger抓一下HDMI的输入。大概率是输入一直是0的原因。输入是0也是HDMI芯片出问题了。换别电脑做输入源试试，我的工程就我的电脑可以正常显示，给队友也显示不了，我也不知道什么原因
用户75618739
昨天
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核心板的时钟复位引脚之类的资料有吗
用户46543417
昨天
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同学，请问你下载过了吗？有正常显示吗？
sean
前天
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兄弟你是怎么调的，我也没调出来
王zihan
3天前
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现在还能进行那个技术测试吗
用户46543417
3天前
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我现在重新录入了几遍程序，现在有现象了，但是HDMI显示屏是黑白竖线（分层的黑白竖线，明显有两条横线将实现分开，并分层），然后LED0闪烁，LED1，LED2，LED3常亮，请问这种情况正常吗？是因为不能直接连接电脑传输吗？还是因为什么其他的原因吗？求[图片]
用户46543417
3天前
0
在给的资料里面的demo里面
用户56458290
3天前
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求问这个.v文件是在哪里可以获取啊
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爪云
8小时前0
我是按例程改的。如果黑屏的话先看HDMI芯片配置有没有问题看那个绑的led灯。如果是黑白屏的话用debugger抓一下HDMI的输入。大概率是输入一直是0的原因。输入是0也是HDMI芯片出问题了。换别电脑做输入源试试，我的工程就我的电脑可以正常显示，给队友也显示不了，我也不知道什么原因用户75618739 昨天0
核心板的时钟复位引脚之类的资料有吗用户46543417 昨天0
同学，请问你下载过了吗？有正常显示吗？sean
前天0
兄弟你是怎么调的，我也没调出来王zihan 3天前0
现在还能进行那个技术测试吗用户46543417 3天前0
我现在重新录入了几遍程序，现在有现象了，但是HDMI显示屏是黑白竖线（分层的黑白竖线，明显有两条横线将实现分开，并分层），然后LED0闪烁，LED1，LED2，LED3常亮，请问这种情况正常吗？是因为不能直接连接电脑传输吗？还是因为什么其他的原因吗？求[图片]用户46543417 3天前0
在给的资料里面的demo里面用户56458290 3天前0
求问这个.v文件是在哪里可以获取啊