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小眼睛FPGA
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小眼睛FPGA
1个月前更新
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私信
提问
【开发板常见问题】关于PDS软件的安装问题
先确认软件版本和license是否匹配，用错会有“Failure”报错；license必须先设置虚拟网卡的MAC设置，再用license，如失败请确认下是否设置了虚拟网卡的MAC设置，文件夹里有对应的操作步骤，其他的流程还是按原来文档的不用改，.lic文件也不用动，用修改的虚拟...
FPGA初学者园地
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小眼睛FPGA
1个月前发布
45次阅读
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私信
【干货】基于串口的FPGA远程升级
近期，我们收到许多粉丝朋友的技术问题反馈，为便于大家的学习，小编整理了一系列常见问题的技术指南，将陆续分期发布，请大家敬...
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FPGA初学者园地
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小眼睛FPGA
1个月前发布
14次阅读
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私信
提问
【开发板常见问题】盘古开发板烧录不成功或扫不到器件排查思路
（1）驱动是否安装成功，设备管理器是否识别：通用串行总线控制器>usb serial converter
（2）核对jtag连接线序，对准接口，检测是否接反
（3）开发板是否正常上电，检查电源是否正常
（4）核心板和底板是否连接好，检测接触是否良好
FPGA初学者园地
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小眼睛FPGA
1个月前发布
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私信
提问
【开发板常见问题】Compa系列如何将比特流文件固化到内部flash
右击器件中的【Flash】，选择【Program】
FPGA初学者园地
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小眼睛FPGA
1个月前发布
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私信
【verilog每日一练】第二十三练：条件编译的使用
题目：请用verilog实现时钟频率的参数CLK_FRE在仿真的条件下数值为500，在实际条件下数值为50_000_000
答案：
解析：在编译工...
FPGA初学者园地
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小眼睛FPGA
1个月前发布
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私信
【verilog每日一练】第二十四练：变量位宽截取语法
题目：使用变量[起始地址 +: 数据位宽]，变量[结束地址 -: 数据位宽] 的语法截取变量部分的位宽，如以下代码：
请写出以下位宽截...
FPGA初学者园地
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小眼睛FPGA
1个月前发布
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私信
【verilog每日一练】第二十五练：function的使用
题目：用function实现a，b，c三个输入数据取最大值
答案：
解析： function函数定义语法如下：
若需使用参考答案中的函数，参考...
FPGA初学者园地
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小眼睛FPGA
1个月前发布
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私信
【verilog每日一练】第二十七练：Testbench的仿真时间单位和仿真精度
题目：请用timescale定义仿真时间单位和仿真精度，并实现仿真开始前20ns的reset信号为1，20ns之后reset信号一直为0
答案：
解析...
FPGA初学者园地
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小眼睛FPGA
1个月前发布
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私信
【verilog每日一练】第二十八练：Testbench的时钟信号的产生
题目：请结合timescale定义和#的语法，生成周期为20ns的时钟信号clk
答案：
方法一：
方法二：
FPGA初学者园地
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小眼睛FPGA
1个月前发布
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私信
【verilog每日一练】第二十九练：testbench编写基本结构
题目：根据如下模块，编写对应的testbench文件
答案：
解析：testbench基本结构：1.仿真时间单位/时间精度 `timescale...
FPGA初学者园地
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小眼睛FPGA
1个月前发布
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私信
【verilog每日一练】第三十练：repeat(n)@(posedge clk)和“#”控制仿真信号延时的区别
题目：请描述以下两种方法产生的信号有何区别
答案：
“#”是按仿真时间单位来控制rst_n信号的变化；repeat(n)@(posedge clk)是...
FPGA初学者园地
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小眼睛FPGA
1个月前更新
24次阅读
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私信
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【开发板常见问题】时钟信号从非时钟管脚输入出现报错
时钟信号从非时钟管脚输入出现报错
解决方法：物理约束增加PAP_CLOCK_DEDICATED_ROUTE属性约束
在用户在做 IO 约束的过程中，如 ...
FPGA初学者园地
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