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小眼睛FPGA
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小眼睛FPGA
8天前发布
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私信
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【开发板常见问题】Compa系列如何将比特流文件固化到内部flash
右击器件中的【Flash】，选择【Program】
FPGA初学者园地
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小眼睛FPGA
9天前发布
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私信
【verilog每日一练】第二十三练：条件编译的使用
题目：请用verilog实现时钟频率的参数CLK_FRE在仿真的条件下数值为500，在实际条件下数值为50_000_000
答案：
解析：在编译工...
FPGA初学者园地
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小眼睛FPGA
8天前发布
3次阅读
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私信
【verilog每日一练】第二十四练：变量位宽截取语法
题目：使用变量[起始地址 +: 数据位宽]，变量[结束地址 -: 数据位宽] 的语法截取变量部分的位宽，如以下代码：
请写出以下位宽截...
FPGA初学者园地
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小眼睛FPGA
8天前发布
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【verilog每日一练】第二十五练：function的使用
题目：用function实现a，b，c三个输入数据取最大值
答案：
解析： function函数定义语法如下：
若需使用参考答案中的函数，参考...
FPGA初学者园地
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小眼睛FPGA
8天前发布
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【verilog每日一练】第二十七练：Testbench的仿真时间单位和仿真精度
题目：请用timescale定义仿真时间单位和仿真精度，并实现仿真开始前20ns的reset信号为1，20ns之后reset信号一直为0
答案：
解析...
FPGA初学者园地
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小眼睛FPGA
8天前发布
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私信
【verilog每日一练】第二十八练：Testbench的时钟信号的产生
题目：请结合timescale定义和#的语法，生成周期为20ns的时钟信号clk
答案：
方法一：
方法二：
FPGA初学者园地
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小眼睛FPGA
8天前发布
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私信
【verilog每日一练】第二十九练：testbench编写基本结构
题目：根据如下模块，编写对应的testbench文件
答案：
解析：testbench基本结构：1.仿真时间单位/时间精度 `timescale...
FPGA初学者园地
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小眼睛FPGA
8天前发布
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私信
【verilog每日一练】第三十练：repeat(n)@(posedge clk)和“#”控制仿真信号延时的区别
题目：请描述以下两种方法产生的信号有何区别
答案：
“#”是按仿真时间单位来控制rst_n信号的变化；repeat(n)@(posedge clk)是...
FPGA初学者园地
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小眼睛FPGA
8天前更新
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【开发板常见问题】时钟信号从非时钟管脚输入出现报错
时钟信号从非时钟管脚输入出现报错
解决方法：物理约束增加PAP_CLOCK_DEDICATED_ROUTE属性约束
在用户在做 IO 约束的过程中，如 ...
FPGA初学者园地
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小眼睛FPGA
8天前发布
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【开发板常见问题】HDMI环路例程显示问题排查思路
HDMI环路例程显示问题排查思路：
显示器是否使用VGA转接头，转接头不支持
HDMI输入接口连接信号源后再启动程序配置HDMI芯片
MS7200和MS7210是否配置成功（led_int）
FPGA初学者园地
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小眼睛FPGA
8天前发布
4次阅读
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私信
提问
【开发板常见问题】不同版本软件打开工程报错
通常高版本软件可以打开低版本软件的工程，可能会遇到打开user constrain editor会出现以下报错，工程重新compile生成.adf文件即...
FPGA初学者园地
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小眼睛FPGA
8天前更新
5次阅读
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提问
【开发板常见问题】从demo移植DDR3模块，出现时钟规划失败，报错
从demo移植DDR3模块，出现时钟规划失败，报错：
Place-0084: IO_CLOCK: the driver DDR3/u_ipsxb_ddrphy_pll_0/u_pll_e3/goppll ...
FPGA初学者园地
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