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FPGA
FPGA初学者园地
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为FPGA新手提供学习资源，包括语言基础、开发工具使用和简单实验，快速上手。
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小眼睛FPGA
37天前更新
101次阅读
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私信
提问
【开发板常见问题】关于PDS软件的安装问题
先确认软件版本和license是否匹配，用错会有“Failure”报错；license必须先设置虚拟网卡的MAC设置，再用license，如失败请确认下是否设置了虚拟网卡的MAC设置，文件夹里有对应的操作步骤，其他的流程还是按原来文档的不用改，.lic文件也不用动，用修改的虚拟...
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辣子鸡
11天前发布
10次阅读
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私信
PDS检测不到pg676
另一块pg2l50h板子就可以检测到，求求求求求求，为什么会有这样。。。。。。
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米虫大人
19天前发布
24次阅读
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私信
PG1K开发板使用问题
PG1K开发板使用问题
在测试PG1K的led_light例程时，输入时钟是40MHz，通过IP核工具添加PLL，相关参数设置如下：
Generate编译成...
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小眼睛FPGA
32天前发布
34次阅读
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私信
【干货】基于串口的FPGA远程升级
近期，我们收到许多粉丝朋友的技术问题反馈，为便于大家的学习，小编整理了一系列常见问题的技术指南，将陆续分期发布，请大家敬...
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小眼睛FPGA
37天前发布
13次阅读
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私信
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【开发板常见问题】盘古开发板烧录不成功或扫不到器件排查思路
（1）驱动是否安装成功，设备管理器是否识别：通用串行总线控制器>usb serial converter
（2）核对jtag连接线序，对准接口，检测是否接反
（3）开发板是否正常上电，检查电源是否正常
（4）核心板和底板是否连接好，检测接触是否良好
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小眼睛FPGA
37天前发布
10次阅读
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私信
提问
【开发板常见问题】如何查找IP使用文档
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小眼睛FPGA
37天前发布
15次阅读
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私信
提问
【开发板常见问题】烧录扫描外部flash识别成未知器件（0xb4018）
开发板采用芯天下的XT25BF128FSSIGU-W，需用户手动添加flash器件，操作参考开发板资料的《05_FPGA&CPLD的下载与固化.pdf》文档，不用管是不是在厂商列表，随便选一个，然后id复制上去添加就行了
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小眼睛FPGA
37天前更新
15次阅读
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私信
提问
【开发板常见问题】从demo移植DDR3模块，出现时钟规划失败，报错
从demo移植DDR3模块，出现时钟规划失败，报错：
Place-0084: IO_CLOCK: the driver DDR3/u_ipsxb_ddrphy_pll_0/u_pll_e3/goppll ...
2
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小眼睛FPGA
37天前发布
8次阅读
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私信
提问
【开发板常见问题】不同版本软件打开工程报错
通常高版本软件可以打开低版本软件的工程，可能会遇到打开user constrain editor会出现以下报错，工程重新compile生成.adf文件即...
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小眼睛FPGA
37天前发布
9次阅读
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私信
提问
【开发板常见问题】HDMI环路例程显示问题排查思路
HDMI环路例程显示问题排查思路：
显示器是否使用VGA转接头，转接头不支持
HDMI输入接口连接信号源后再启动程序配置HDMI芯片
MS7200和MS7210是否配置成功（led_int）
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小眼睛FPGA
37天前更新
20次阅读
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私信
提问
【开发板常见问题】时钟信号从非时钟管脚输入出现报错
时钟信号从非时钟管脚输入出现报错
解决方法：物理约束增加PAP_CLOCK_DEDICATED_ROUTE属性约束
在用户在做 IO 约束的过程中，如 ...
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小眼睛FPGA
37天前发布
6次阅读
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私信
【verilog每日一练】第三十练：repeat(n)@(posedge clk)和“#”控制仿真信号延时的区别
题目：请描述以下两种方法产生的信号有何区别
答案：
“#”是按仿真时间单位来控制rst_n信号的变化；repeat(n)@(posedge clk)是...
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小眼睛FPGA
37天前发布
4次阅读
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私信
【verilog每日一练】第二十九练：testbench编写基本结构
题目：根据如下模块，编写对应的testbench文件
答案：
解析：testbench基本结构：1.仿真时间单位/时间精度 `timescale...
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小眼睛FPGA
37天前发布
7次阅读
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私信
【verilog每日一练】第二十八练：Testbench的时钟信号的产生
题目：请结合timescale定义和#的语法，生成周期为20ns的时钟信号clk
答案：
方法一：
方法二：
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小眼睛FPGA
37天前发布
6次阅读
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私信
【verilog每日一练】第二十七练：Testbench的仿真时间单位和仿真精度
题目：请用timescale定义仿真时间单位和仿真精度，并实现仿真开始前20ns的reset信号为1，20ns之后reset信号一直为0
答案：
解析...
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小眼睛FPGA
37天前发布
5次阅读
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私信
【verilog每日一练】第二十五练：function的使用
题目：用function实现a，b，c三个输入数据取最大值
答案：
解析： function函数定义语法如下：
若需使用参考答案中的函数，参考...
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小眼睛FPGA
37天前发布
5次阅读
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私信
【verilog每日一练】第二十四练：变量位宽截取语法
题目：使用变量[起始地址 +: 数据位宽]，变量[结束地址 -: 数据位宽] 的语法截取变量部分的位宽，如以下代码：
请写出以下位宽截...
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小眼睛FPGA
38天前发布
2次阅读
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私信
【verilog每日一练】第二十三练：条件编译的使用
题目：请用verilog实现时钟频率的参数CLK_FRE在仿真的条件下数值为500，在实际条件下数值为50_000_000
答案：
解析：在编译工...
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小眼睛FPGA
37天前发布
6次阅读
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私信
提问
【开发板常见问题】盘古开发板连接烧录器，无法加载驱动
确认软件安装时是否关闭杀毒软件，驱动安装是否成功，部分win11系统出现此问题，需在系统设置-内核隔离-关闭内存完整性-系统重启
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小眼睛FPGA
37天前发布
11次阅读
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私信
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【开发板常见问题】Compa系列如何将比特流文件固化到内部flash
右击器件中的【Flash】，选择【Program】
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