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为FPGA新手提供学习资源，包括语言基础、开发工具使用和简单实验，快速上手。
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小眼睛FPGA
38天前发布
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【verilog每日一练】第一练：如何区分＜=表示的含义
题目：请描述以下两种方法产生的信号有何区别
答案：根据“<=”所在语句，在赋值语句中表示非阻塞赋值，在条件判断语句中表示...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第二练：变量之间的三目运算练习
问题：设变量a，b，c，请用三目运算符实现：c的值为a和b两者较大的数值
答案：assign c=(a>b)?a:b;
解析：condition_expr?true_expr1:false_expr2;
condition_expr为逻辑真则结果为true_expr1，condition_expr为逻辑假则结果为false_expr2
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小眼睛FPGA
38天前发布
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【verilog每日一练】第三练：“inout” 双向端口类型的使用
题目：verilog除了input和output的端口类型，还有inout双向端口，比如在IIC协议中sda为双向信号。若sda在sda_out_en为1时输出sda...
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小眼睛FPGA
38天前更新
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【verilog每日一练】第四练：位拼接符的使用
题目：请用位拼接符实现c[22:0]的表示，c的数值为：
答案：
解析： 位拼接运算符{ }用于将两个或多个信号拼接起来，中间用逗号...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第五练：位拼接符的应用
题目：若1bit串行信号data_in按高位先发的顺序传输一个8bit的数据，data_en为使能信号，请用位拼接符实现串行数据的接收并输出接...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第六练：if_else语句基本用法
题目：请用if_else语句实现：c为a和b中的较大值
答案：
解析：if-else基本语法
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Turing
4个月前发布
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经验分享：GTP_INBUFG/INBUFGDS连接规范
GTP
规范INBUFG/INBUFGDS 属于同位置同类型缓冲，输入端必须直连到 PAD，严禁级联。约束片段NET GTP_IN LOC=PAD_A1
# 禁止在 INBUFG 之间做级联风险级联可能引入不可预期延迟与抖动，导致链路不稳定。
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小眼睛FPGA
38天前发布
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【verilog每日一练】第八练：if_else语句优先级
题目：利用if_else语句中多个条件的优先级关系实现：将变量a[5:0]的十进制中的十位对应的数字提取出来，并且将十位对应的数字赋...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第九练：基本逻辑运算符的使用
题目：用组合逻辑实现以下运算
答案：assign L=（A&&B）||（!A&&B）；
解析：verilog常用操作符如下，需注意多...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十练：移位操作符的使用
题目：定义变量reg [7:0]a;reg [7:0]b;reg [7:0]c;暂不考虑溢出及小数，用移位操作符（<<、>>）实现b等于a乘以4的结...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十一练：二进制数值中1的个数奇偶判断
题目：用verilog实现变量flag为1表示变量a的数值中二进制1的个数是奇数，flag为0表示变量a的数值中二进制1的个数是偶数，比如：a...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十二练：变量位宽的选取
题目：定义一个reg型变量a，a的最大值为2000，则a的最小位宽需定义为多少
答案：reg [10:0]a;解析：在verilog中位宽指二进制数的位宽，十进制的2000转成二进制为：111 1101 0000，所以变量a最小位宽为11。通常在代码上会为变量再预留一部分位宽避免溢出，若数...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十三练：计数器计时
题目：已知外部输入时钟信号clk为50MHz，请用verilog实现计数器的计时1秒钟，每间隔1秒输出一个clk时钟周期的脉冲信号flag，参考...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十四练：寄存器“打一拍”
题目：请用verilog实现寄存器“打一拍”，将信号延时1个时钟周期，默认signal与clk信号同步，参考波形如下：
答案：
解析：“打...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十五练：识别信号边沿
题目：请用verilog实现signal信号上升沿的识别，每识别到上升沿将flag信号拉高1个时钟周期
答案：
解析：signal信号经过“打一拍...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十六练：reg型存储器声明（二维数组）
题目：声明一个位宽为8，深度为32的二维数组变量ram
答案：reg [7:0]ram[31:0];解析：reg ［wordsize ： 0］ array_name ［arraysize ： 0］;wordsize表示位宽，arraysize表示深度
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十七练：reg型存储器应用（二维数组）
题目：用verilog将变量ram_in的数值赋值给ram的arraysize为1的单元
答案：
解析：arraysize表示深度，此处ram也可理解为32个...
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小眼睛FPGA
38天前发布
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【verilog每日一练】第十八练：generate-for语句的使用
题目：若信号test_in[7:0]表示8bit测试信号，需定义8个计数器对每1bit输入信号进行计数，若其中1bit测试信号为高电平，则对应的...
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第十九练：变量命名原则
题目：以下变量名定义不正确的是：
A、clk B、8counter C、_net D、bus_A
答案：B解析：verilog变量的命名由字母、下划线和数字三种字符构成，并且以英文字母或下划线开始，不能数字开始，且不能与关键字一致
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小眼睛FPGA
38天前发布
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【verilog每日一练】第二十练：case语句的使用
题目：用case语句实现8段数码管对应数字显示的控制，4bit的dig信号表示应显示的数字（0~9），8bit的seg信号表示数码管8段led的控...
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