FPGA初学者园地

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为FPGA新手提供学习资源，包括语言基础、开发工具使用和简单实验，快速上手。

2名版主发布

鸟嘌呤

3个月前发布38次阅读

在盘古50与rk3568进行通信时遇到的问题

在rk端始终编译不了.ko是什么原因？（已经adb push了自己的rk端的源码）

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迷迭香

4个月前发布37次阅读

请问各位大佬，这是ddr的一个例程，为什么他的实例化不一样

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hello world

9个月前发布36次阅读

显示：gamma校正与主观评价

显示质量同学评分邀请同学做主观评分，综合反馈后微调 gamma 值，课堂展示更讨喜。

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dddhhhh

4个月前发布36次阅读

PDS联合Modelsim仿真时遇到这个问题怎么解决？

在PDS联合Modelsim仿真时，双击PDS仿真文件运行modelsim时，modelsim会报下面这个错误：
然后打开run_behav_simulate.tcl文件后...

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用户48678799

3个月前发布36次阅读

提问配置mac的时候为什么没有对应的文件？

t，mac的值应该对应一个lic文件的文件名，但下载的pds里根本没有这个文件，要怎么办？

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Turing

10个月前发布34次阅读

经验分享：GTP_INBUFG/INBUFGDS连接规范

GTP 规范INBUFG/INBUFGDS 属于同位置同类型缓冲，输入端必须直连到 PAD，严禁级联。约束片段NET GTP_IN LOC=PAD_A1
# 禁止在 INBUFG 之间做级联风险级联可能引入不可预期延迟与抖动，导致链路不稳定。

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小眼睛FPGA

6个月前发布34次阅读

【verilog每日一练】第三练：“inout” 双向端口类型的使用

题目：verilog除了input和output的端口类型，还有inout双向端口，比如在IIC协议中sda为双向信号。若sda在sda_out_en为1时输出sda...

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peterdeng

3个月前发布34次阅读

？？？

怎么一烧录就重启电脑之前烧流水灯都可以现在烧HDMI后流水灯也直接重启

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cccccccccc

4个月前发布33次阅读

LUT的原语

我想求助以下，PDS中LUT的原语是什么，我用的盘古50K，想构建一个环形振荡器，但是中间的非门总被优化掉

dddhhhh

3个月前发布33次阅读

小麻雀软核问题求助

PG2L100H 小麻雀riscv软核使用ICB总线，无法读取DDR的数据，官方有提供icb转AXI总线的模块吗，不然ram存放不了多少数据，存进DDR又无法读取。

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小眼睛FPGA

6个月前发布32次阅读

【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之按键消抖（二）

本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处
适用于板卡型号：
紫光同创PGL22G开...

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小眼睛FPGA

6个月前发布32次阅读

提问【开发板常见问题】如何查找IP使用文档

YYoo

42天前发布32次阅读

新手：pds里的顶层文件怎么修改成红线上的sparrow_soc.v呢-逻辑矩阵技术社区

提问新手：pds里的顶层文件怎么修改成红线上的sparrow_soc.v呢

转换是职业赛道里的源文件导入后平台就自动设置那个顶层文件了

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小眼睛FPGA

6个月前发布31次阅读

【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之数码管静态显示（四）

本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处
适用于板卡型号：
紫光同创PGL22G开...

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小眼睛FPGA

6个月前发布31次阅读

提问【开发板常见问题】不同版本软件打开工程报错

通常高版本软件可以打开低版本软件的工程，可能会遇到打开user constrain editor会出现以下报错，工程重新compile生成.adf文件即...

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一直流

4个月前发布31次阅读

盘古50K DDR3 IP核使用遇到的布线时钟报错

参考例程新建的DDR3 IP核，复制了历程中的管脚约束文件，但是依然出现place-0084报错

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Eee111777

3个月前发布30次阅读

时钟管脚约束

想问一下为什么盘古50K的差分时钟约束不了，无法设置成A10和B10，差分时钟该怎么约束

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小眼睛FPGA

6个月前发布29次阅读

【verilog每日一练】第八练：if_else语句优先级

题目：利用if_else语句中多个条件的优先级关系实现：将变量a[5:0]的十进制中的十位对应的数字提取出来，并且将十位对应的数字赋...

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小眼睛FPGA

6个月前发布28次阅读

【verilog每日一练】第十四练：寄存器“打一拍”

题目：请用verilog实现寄存器“打一拍”，将信号延时1个时钟周期，默认signal与clk信号同步，参考波形如下：
答案：
解析：“打...

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Eee111777

3个月前发布28次阅读

PDS报错

E: Place-0084: IO_CLOCK: the driver u_ddr3_test_h/u_ipsxb_ddrphy_pll_0/u_pll_e3/goppll fixed at PLL_158_179 is unreasonable. Sub-optimal placement for a clock source and a clock buffer.这个报错该怎么解决

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？？？

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