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FPGA
FPGA初学者园地
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为FPGA新手提供学习资源，包括语言基础、开发工具使用和简单实验，快速上手。
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用户48678799
昨天发布
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私信
提问
配置mac的时候为什么没有对应的文件？
t，mac的值应该对应一个lic文件的文件名，但下载的pds里根本没有这个文件，要怎么办？
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Nill
5个月前发布
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私信
约束：IO组与时序约束的协同
约束
教材要求按教材讲解把 IO 分组与时序约束对应起来，提交实验报告时附上约束快照与时序收敛截图。
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小眼睛FPGA
2个月前发布
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私信
【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之数码管动态显示（五）
本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处
适用于板卡型号：
紫光同创PGL22G开...
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第二练：变量之间的三目运算练习
问题：设变量a，b，c，请用三目运算符实现：c的值为a和b两者较大的数值
答案：assign c=(a>b)?a:b;
解析：condition_expr?true_expr1:false_expr2;
condition_expr为逻辑真则结果为true_expr1，condition_expr为逻辑假则结果为false_expr2
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第二十七练：Testbench的仿真时间单位和仿真精度
题目：请用timescale定义仿真时间单位和仿真精度，并实现仿真开始前20ns的reset信号为1，20ns之后reset信号一直为0
答案：
解析...
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第三十练：repeat(n)@(posedge clk)和“#”控制仿真信号延时的区别
题目：请描述以下两种方法产生的信号有何区别
答案：
“#”是按仿真时间单位来控制rst_n信号的变化；repeat(n)@(posedge clk)是...
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第九练：基本逻辑运算符的使用
题目：用组合逻辑实现以下运算
答案：assign L=（A&&B）||（!A&&B）；
解析：verilog常用操作符如下，需注意多...
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用户26036968
3天前发布
10次阅读
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私信
PG2L100H+RK3568系统时钟问题
PG2L100H
大家有没有遇到这个问题：系统时钟信号赋值给LED，LED不亮，引脚约束如图。会不会是晶振坏了还是其他原因啊？板子是PG2L100H+RK3...
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小眼睛FPGA
2个月前发布
9次阅读
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私信
【verilog每日一练】第六练：if_else语句基本用法
题目：请用if_else语句实现：c为a和b中的较大值
答案：
解析：if-else基本语法
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第二十一练：parameter声明常量
题目：时钟频率是中代码计时计数器的重要参数，为提高代码的可读性及移植性，可通过一个参数定义时钟频率参数，请用parameter定...
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第二十五练：function的使用
题目：用function实现a，b，c三个输入数据取最大值
答案：
解析： function函数定义语法如下：
若需使用参考答案中的函数，参考...
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爪云
5天前更新
9次阅读
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私信
求助
想改ms7200芯片的接收画质，但是网上找到的手册没有寄存器配置。各位大佬有资源吗
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小眼睛FPGA
2个月前发布
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私信
【verilog每日一练】第十练：移位操作符的使用
题目：定义变量reg [7:0]a;reg [7:0]b;reg [7:0]c;暂不考虑溢出及小数，用移位操作符（<<、>>）实现b等于a乘以4的结...
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小眼睛FPGA
2个月前发布
7次阅读
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私信
【verilog每日一练】第五练：位拼接符的应用
题目：若1bit串行信号data_in按高位先发的顺序传输一个8bit的数据，data_en为使能信号，请用位拼接符实现串行数据的接收并输出接...
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小眼睛FPGA
2个月前发布
7次阅读
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私信
【verilog每日一练】第十一练：二进制数值中1的个数奇偶判断
题目：用verilog实现变量flag为1表示变量a的数值中二进制1的个数是奇数，flag为0表示变量a的数值中二进制1的个数是偶数，比如：a...
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小眼睛FPGA
2个月前发布
7次阅读
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私信
【verilog每日一练】第二十九练：testbench编写基本结构
题目：根据如下模块，编写对应的testbench文件
答案：
解析：testbench基本结构：1.仿真时间单位/时间精度 `timescale...
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YYYY
34天前发布
7次阅读
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私信
手把手教会在 FPGA 中的 DDS 调制：从代码看懂 AM 与 FM 的核心思想
大家好，很多FPGA初学者在学习DDS（直接数字频率合成）时，往往觉得“调制”是一个很复杂的概念。其实，它的核心思想非常朴素：...
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小眼睛FPGA
2个月前发布
6次阅读
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私信
【verilog每日一练】第七练：if_else语句的嵌套用法
题目：请用if_else嵌套语句实现：d的值为a,b,c三个数取其中最大数值
答案：
解析：if语句和else语句均支持嵌套用法
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小眼睛FPGA
2个月前发布
6次阅读
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私信
【verilog每日一练】第十四练：寄存器“打一拍”
题目：请用verilog实现寄存器“打一拍”，将信号延时1个时钟周期，默认signal与clk信号同步，参考波形如下：
答案：
解析：“打...
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peterdeng
2天前发布
5次阅读
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私信
？？？
怎么一烧录就重启电脑 之前烧流水灯都可以 现在烧HDMI后流水灯也直接重启
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