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Mill
4个月前发布
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私信
约束实践：40pin 映射与命名规范
约束
助教要求课堂验收时助教要求约束与原理图一致，并能一眼看出信号功能。我们统一命名与注释，减少沟通成本。NET ADC_IN0 LOC=PIN_1建议：把约束与 IO 表做成共享文档，组员协同更新。
电源与配件
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Turing
3个月前发布
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私信
调试：触发条件设计的最佳实践
Debugger
课堂演示为了让同学看懂，我们把触发条件可视化，并在课上展示 “无触发 vs 有触发” 的对比效果。
SOPC设计基础
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快乐星猫
3个月前发布
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私信
wifi：驱动回滚后的稳定性观察
rtl8723du
宿舍路由器宿舍自购路由器与校园网策略不完全兼容，回滚驱动后稳定性更好。建议汇总日志并与网管沟通。
SOPC工具与资源
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第十四练：寄存器“打一拍”
题目：请用verilog实现寄存器“打一拍”，将信号延时1个时钟周期，默认signal与clk信号同步，参考波形如下：
答案：
解析：“打...
FPGA初学者园地
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第十六练：reg型存储器声明（二维数组）
题目：声明一个位宽为8，深度为32的二维数组变量ram
答案：reg [7:0]ram[31:0];解析：reg ［wordsize ： 0］ array_name ［arraysize ： 0］;wordsize表示位宽，arraysize表示深度
FPGA初学者园地
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第十七练：reg型存储器应用（二维数组）
题目：用verilog将变量ram_in的数值赋值给ram的arraysize为1的单元
答案：
解析：arraysize表示深度，此处ram也可理解为32个...
FPGA初学者园地
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第十八练：generate-for语句的使用
题目：若信号test_in[7:0]表示8bit测试信号，需定义8个计数器对每1bit输入信号进行计数，若其中1bit测试信号为高电平，则对应的...
FPGA初学者园地
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第十九练：变量命名原则
题目：以下变量名定义不正确的是：
A、clk B、8counter C、_net D、bus_A
答案：B解析：verilog变量的命名由字母、下划线和数字三种字符构成，并且以英文字母或下划线开始，不能数字开始，且不能与关键字一致
FPGA初学者园地
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第二十练：case语句的使用
题目：用case语句实现8段数码管对应数字显示的控制，4bit的dig信号表示应显示的数字（0~9），8bit的seg信号表示数码管8段led的控...
FPGA初学者园地
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第二十二练：参数传递
题目：基于上一题目模块中定义的parameter参数，在例化该模块时实现参数传递
答案：
解析：通过模块例化可实现参数传递，若模...
FPGA初学者园地
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第二十三练：条件编译的使用
题目：请用verilog实现时钟频率的参数CLK_FRE在仿真的条件下数值为500，在实际条件下数值为50_000_000
答案：
解析：在编译工...
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Turing丶
9天前发布
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私信
提问
关于DDR读写例程中控制器wr_ctrl中axi_awsize大小的疑问
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: Meyesemi// Engineer: Nill// // Create Date: 07/01/23 17:29:04// Design Name: // Module Name: wr_ctrl// Project Name: // Target...
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Mill
4个月前发布
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经验分享：ModelSim加密IP核报错处理
ModelSim
错误信息ipsxb_fft_core_v1_0_vpAll.vp(69): syntax error in protected region.分析该错误通常为加密 IP 所需的仿真器版本不匹配导致，替换到兼容版本后即可通过。措施确认 IP 厂商要求的 ModelSim 版本切换仿真器版本并重试若仍失败，更新 IP 包或联系支持...
SOPC项目实践
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Turing
4个月前发布
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私信
rtl8723du：固件升级与回退方案
rtl8723du
校园网场景图书馆 Wi-Fi 认证后偶发断连，升级驱动后反而更频繁。回退到旧版并关闭省电策略，稳定性恢复。建议：在校内环境，优先保证连接稳定，升级要留回退方案。
ARM基础入门
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Harrison_ee
3个月前发布
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私信
摄像头：PG2L100H曝光与增益调节
PG2L100H
摄影社团请摄影社的同学帮忙在不同光照下拍样张，调整曝光与增益参数，观感更好。
硬件加速与算力
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第十二练：变量位宽的选取
题目：定义一个reg型变量a，a的最大值为2000，则a的最小位宽需定义为多少
答案：reg [10:0]a;解析：在verilog中位宽指二进制数的位宽，十进制的2000转成二进制为：111 1101 0000，所以变量a最小位宽为11。通常在代码上会为变量再预留一部分位宽避免溢出，若数...
FPGA初学者园地
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第十三练：计数器计时
题目：已知外部输入时钟信号clk为50MHz，请用verilog实现计数器的计时1秒钟，每间隔1秒输出一个clk时钟周期的脉冲信号flag，参考...
FPGA初学者园地
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小眼睛FPGA
38天前发布
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私信
【verilog每日一练】第十五练：识别信号边沿
题目：请用verilog实现signal信号上升沿的识别，每识别到上升沿将flag信号拉高1个时钟周期
答案：
解析：signal信号经过“打一拍...
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fran
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realnewcomer
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8天前0
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