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王zihan
1个月前发布
13次阅读
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私信
资料过期了
PMOD音频模块配套资料过期了
FPGA初学者园地
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用户60065965
22天前发布
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私信
用RK3568_MES2L100H跑官方配套资料给的DMA例程怎么跑不通？
原始 PCIe DMA bitstream为什么会有这个报错
项目协作与反馈
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小眼睛FPGA
8个月前发布
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私信
【verilog每日一练】第十三练：计数器计时
题目：已知外部输入时钟信号clk为50MHz，请用verilog实现计数器的计时1秒钟，每间隔1秒输出一个clk时钟周期的脉冲信号flag，参考...
FPGA初学者园地
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小眼睛FPGA
8个月前发布
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私信
【verilog每日一练】第二十练：case语句的使用
题目：用case语句实现8段数码管对应数字显示的控制，4bit的dig信号表示应显示的数字（0~9），8bit的seg信号表示数码管8段led的控...
FPGA初学者园地
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Eee111777
26天前更新
11次阅读
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私信
SOPC开发板有ip核文件吗？
FPGA初学者园地
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小眼睛FPGA
8个月前发布
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私信
【verilog每日一练】第十六练：reg型存储器声明（二维数组）
题目：声明一个位宽为8，深度为32的二维数组变量ram
答案：reg [7:0]ram[31:0];解析：reg ［wordsize ： 0］ array_name ［arraysize ： 0］;wordsize表示位宽，arraysize表示深度
FPGA初学者园地
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小眼睛FPGA
8个月前发布
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私信
【verilog每日一练】第二十三练：条件编译的使用
题目：请用verilog实现时钟频率的参数CLK_FRE在仿真的条件下数值为500，在实际条件下数值为50_000_000
答案：
解析：在编译工...
FPGA初学者园地
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用户83252350
18天前发布
10次阅读
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私信
RK3568首次怎么进入MASKROM模式啊？
尝试了一天都没成功
FPGA初学者园地
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小眼睛FPGA
8个月前发布
9次阅读
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私信
【verilog每日一练】第十八练：generate-for语句的使用
题目：若信号test_in[7:0]表示8bit测试信号，需定义8个计数器对每1bit输入信号进行计数，若其中1bit测试信号为高电平，则对应的...
FPGA初学者园地
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Eee111777
25天前发布
9次阅读
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私信
求kosmo_linux镜像文件压缩包
ARM基础入门
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小眼睛FPGA
8个月前发布
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私信
【verilog每日一练】第十五练：识别信号边沿
题目：请用verilog实现signal信号上升沿的识别，每识别到上升沿将flag信号拉高1个时钟周期
答案：
解析：signal信号经过“打一拍...
FPGA初学者园地
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小眼睛FPGA
8个月前发布
8次阅读
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私信
【verilog每日一练】第十七练：reg型存储器应用（二维数组）
题目：用verilog将变量ram_in的数值赋值给ram的arraysize为1的单元
答案：
解析：arraysize表示深度，此处ram也可理解为32个...
FPGA初学者园地
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小眼睛FPGA
8个月前发布
8次阅读
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私信
【verilog每日一练】第十九练：变量命名原则
题目：以下变量名定义不正确的是：
A、clk B、8counter C、_net D、bus_A
答案：B解析：verilog变量的命名由字母、下划线和数字三种字符构成，并且以英文字母或下划线开始，不能数字开始，且不能与关键字一致
FPGA初学者园地
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cxdcxc
1个月前发布
7次阅读
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私信
论坛资料里面的dxf文件，在嘉立创上导入不了
PG2L100H
论坛资料里面的dxf文件，在嘉立创上导入不了，怎么解决，我还想自己画底板
FPGA初学者园地
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不辞
21天前发布
6次阅读
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私信
pango50K开发板，hsst生成ip核无法编译
用的pds版本是2024.2，ip核是开发板资料里面的hsst1.4，生成ip核之后，例程里的rtl是.vp文件，导致识别不了，这个是什么问题？
FPGA初学者园地
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