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小眼睛FPGA
3个月前发布
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【赛题解析】2026集创赛紫光同创企业命题！国产FPGA定义未来智能交通图景！
紫光同创企业命题
2026集创赛紫光同创企业命题将聚焦智能交通感知系统，充分发挥国产FPGA在实时性与能效方面的优势，为智能交通...
项目协作与反馈
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小眼睛FPGA
3个月前更新
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【参赛必读】紫光同创初赛能力测评操作指南详解#2026集创赛
2026小眼睛科技重磅推出FPGA远程AI实验平台，该平台将作为2026集创赛紫光同创杯官方指定训练与测评环境，将为参赛选手提供业界领...
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小眼睛FPGA
5个月前发布
192次阅读
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【教程】在紫光同创盘古50K开发板上进行DDR读写测试
日前，小眼睛科技开展了基于紫光同创Logos系列PGL50H的盘古50K开发板免费试用活动。近期，小编将陆续为大家推出系列体验报告。本...
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FPGA高级设计
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小眼睛FPGA
5个月前更新
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私信
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【开发板常见问题】从demo移植DDR3模块，出现时钟规划失败，报错
从demo移植DDR3模块，出现时钟规划失败，报错：
Place-0084: IO_CLOCK: the driver DDR3/u_ipsxb_ddrphy_pll_0/u_pll_e3/goppll ...
FPGA初学者园地
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小眼睛FPGA
5个月前更新
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私信
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【开发板常见问题】关于PDS软件的安装问题
先确认软件版本和license是否匹配，用错会有“Failure”报错；license必须先设置虚拟网卡的MAC设置，再用license，如失败请确认下是否设置了虚拟网卡的MAC设置，文件夹里有对应的操作步骤，其他的流程还是按原来文档的不用改，.lic文件也不用动，用修改的虚拟...
FPGA初学者园地
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小眼睛FPGA
5个月前更新
122次阅读
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【开发板常见问题】时钟信号从非时钟管脚输入出现报错
时钟信号从非时钟管脚输入出现报错
解决方法：物理约束增加PAP_CLOCK_DEDICATED_ROUTE属性约束
在用户在做 IO 约束的过程中，如 ...
FPGA初学者园地
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小眼睛FPGA
5个月前发布
66次阅读
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私信
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【开发板常见问题】HDMI环路例程显示问题排查思路
HDMI环路例程显示问题排查思路：
显示器是否使用VGA转接头，转接头不支持
HDMI输入接口连接信号源后再启动程序配置HDMI芯片
MS7200和MS7210是否配置成功（led_int）
FPGA初学者园地
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小眼睛FPGA
5个月前发布
20次阅读
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私信
【verilog每日一练】第三十练：repeat(n)@(posedge clk)和“#”控制仿真信号延时的区别
题目：请描述以下两种方法产生的信号有何区别
答案：
“#”是按仿真时间单位来控制rst_n信号的变化；repeat(n)@(posedge clk)是...
FPGA初学者园地
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小眼睛FPGA
5个月前发布
26次阅读
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私信
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【开发板常见问题】不同版本软件打开工程报错
通常高版本软件可以打开低版本软件的工程，可能会遇到打开user constrain editor会出现以下报错，工程重新compile生成.adf文件即...
FPGA初学者园地
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小眼睛FPGA
5个月前发布
18次阅读
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私信
【verilog每日一练】第二十九练：testbench编写基本结构
题目：根据如下模块，编写对应的testbench文件
答案：
解析：testbench基本结构：1.仿真时间单位/时间精度 `timescale...
FPGA初学者园地
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第二十八练：Testbench的时钟信号的产生
题目：请结合timescale定义和#的语法，生成周期为20ns的时钟信号clk
答案：
方法一：
方法二：
FPGA初学者园地
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小眼睛FPGA
5个月前发布
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【开发板常见问题】如何查找IP使用文档
FPGA初学者园地
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