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FPGA
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为FPGA新手提供学习资源，包括语言基础、开发工具使用和简单实验，快速上手。
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第十一练：二进制数值中1的个数奇偶判断
题目：用verilog实现变量flag为1表示变量a的数值中二进制1的个数是奇数，flag为0表示变量a的数值中二进制1的个数是偶数，比如：a...
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第十练：移位操作符的使用
题目：定义变量reg [7:0]a;reg [7:0]b;reg [7:0]c;暂不考虑溢出及小数，用移位操作符（<<、>>）实现b等于a乘以4的结...
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第九练：基本逻辑运算符的使用
题目：用组合逻辑实现以下运算
答案：assign L=（A&&B）||（!A&&B）；
解析：verilog常用操作符如下，需注意多...
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第八练：if_else语句优先级
题目：利用if_else语句中多个条件的优先级关系实现：将变量a[5:0]的十进制中的十位对应的数字提取出来，并且将十位对应的数字赋...
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第七练：if_else语句的嵌套用法
题目：请用if_else嵌套语句实现：d的值为a,b,c三个数取其中最大数值
答案：
解析：if语句和else语句均支持嵌套用法
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第六练：if_else语句基本用法
题目：请用if_else语句实现：c为a和b中的较大值
答案：
解析：if-else基本语法
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第五练：位拼接符的应用
题目：若1bit串行信号data_in按高位先发的顺序传输一个8bit的数据，data_en为使能信号，请用位拼接符实现串行数据的接收并输出接...
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小眼睛FPGA
5个月前更新
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【verilog每日一练】第四练：位拼接符的使用
题目：请用位拼接符实现c[22:0]的表示，c的数值为：
答案：
解析： 位拼接运算符{ }用于将两个或多个信号拼接起来，中间用逗号...
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第三练：“inout” 双向端口类型的使用
题目：verilog除了input和output的端口类型，还有inout双向端口，比如在IIC协议中sda为双向信号。若sda在sda_out_en为1时输出sda...
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第二练：变量之间的三目运算练习
问题：设变量a，b，c，请用三目运算符实现：c的值为a和b两者较大的数值
答案：assign c=(a>b)?a:b;
解析：condition_expr?true_expr1:false_expr2;
condition_expr为逻辑真则结果为true_expr1，condition_expr为逻辑假则结果为false_expr2
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小眼睛FPGA
5个月前发布
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【verilog每日一练】第一练：如何区分＜=表示的含义
题目：请描述以下两种方法产生的信号有何区别
答案：根据“<=”所在语句，在赋值语句中表示非阻塞赋值，在条件判断语句中表示...
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小眼睛FPGA
5个月前更新
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【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之DDR3 IP简单读写测试（六）
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5个月前发布
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【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之数码管动态显示（五）
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5个月前发布
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【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之数码管静态显示（四）
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【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之键控流水灯（三）
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5个月前发布
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【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之按键消抖（二）
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5个月前更新
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【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之点亮LED灯（一）
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hello world
8个月前发布
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显示：gamma校正与主观评价
显示质量
同学评分邀请同学做主观评分，综合反馈后微调 gamma 值，课堂展示更讨喜。
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Nill
8个月前发布
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约束：IO组与时序约束的协同
约束
教材要求按教材讲解把 IO 分组与时序约束对应起来，提交实验报告时附上约束快照与时序收敛截图。
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Turing
9个月前发布
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经验分享：GTP_INBUFG/INBUFGDS连接规范
GTP
规范INBUFG/INBUFGDS 属于同位置同类型缓冲，输入端必须直连到 PAD，严禁级联。约束片段NET GTP_IN LOC=PAD_A1
# 禁止在 INBUFG 之间做级联风险级联可能引入不可预期延迟与抖动，导致链路不稳定。
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